summaryrefslogtreecommitdiff
path: root/include/asm-blackfin/cplbtab.h
blob: ab7d989b1a00dcdba4f6b169fea553d787e8965e (plain)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
126
127
128
129
130
131
132
133
134
135
136
137
138
139
140
141
142
143
144
145
146
147
148
149
150
151
152
153
154
155
156
157
158
159
160
161
162
163
164
165
166
167
168
169
170
171
172
173
174
175
176
177
178
179
180
181
182
183
184
185
186
187
188
189
190
191
192
193
194
195
196
197
198
199
200
201
202
203
204
205
206
207
208
209
210
211
212
213
214
215
216
217
218
219
220
221
222
223
224
225
226
227
228
229
230
231
232
233
234
235
236
237
238
239
240
241
242
243
244
245
246
247
248
249
250
251
252
253
254
255
256
257
258
259
260
261
262
263
264
265
266
267
268
269
270
271
272
273
274
275
276
277
278
279
280
281
282
283
284
285
286
287
288
289
290
291
292
293
294
295
296
297
298
299
300
301
302
303
304
305
306
307
308
309
310
311
312
313
314
315
316
317
318
319
320
321
322
323
324
325
326
327
328
329
330
331
332
333
334
335
336
337
338
339
340
341
342
343
344
345
346
347
348
349
350
351
352
353
354
355
356
357
358
359
360
361
362
363
364
365
366
367
368
369
370
371
372
373
374
375
376
377
378
379
380
381
382
383
384
385
386
387
388
389
390
391
392
393
394
395
396
397
398
399
400
401
402
403
404
405
406
407
408
409
410
411
412
413
414
415
416
417
418
419
420
421
422
423
424
425
426
427
428
429
430
431
432
433
434
435
436
437
438
439
440
441
442
443
444
445
446
447
448
449
450
451
452
453
454
455
456
457
458
459
460
461
462
463
464
465
466
467
468
469
470
471
472
473
474
475
476
477
478
479
480
481
482
483
484
485
486
487
488
489
490
491
492
493
494
495
496
497
498
499
500
501
502
503
504
505
506
507
508
509
510
511
512
513
514
515
516
517
518
519
520
521
522
523
524
525
526
527
528
529
530
531
532
533
534
535
536
537
538
539
540
541
542
543
544
545
546
547
548
549
550
551
552
553
554
555
556
557
558
559
560
561
562
563
564
565
566
567
568
569
570
571
572
/*This file is subject to the terms and conditions of the GNU General Public
 * License.
 *
 * Blackfin BF533/2.6 support : LG Soft India
 * Updated : Ashutosh Singh / Jahid Khan : Rrap Software Pvt Ltd
 * Updated : 1. SDRAM_KERNEL, SDRAM_DKENEL are added as initial cplb's
 *	        shouldn't be victimized. cplbmgr.S search logic is corrected
 *	        to findout the appropriate victim.
 *	     2. SDRAM_IGENERIC in dpdt_table is replaced with SDRAM_DGENERIC
 *	     : LG Soft India
 */
#include <config.h>

#ifndef __ARCH_BFINNOMMU_CPLBTAB_H
#define __ARCH_BFINNOMMU_CPLBTAB_H

/*************************************************************************
 *  			ICPLB TABLE
 *************************************************************************/

.data

/* This table is configurable */

.align 4;

/* Data Attibutes*/

#define SDRAM_IGENERIC		(PAGE_SIZE_4MB | CPLB_L1_CHBL | CPLB_USER_RD | CPLB_VALID)
#define SDRAM_IKERNEL		(PAGE_SIZE_4MB | CPLB_L1_CHBL | CPLB_USER_RD | CPLB_VALID | CPLB_LOCK)
#define L1_IMEMORY            	(PAGE_SIZE_1MB | CPLB_L1_CHBL | CPLB_USER_RD | CPLB_VALID | CPLB_LOCK)
#define SDRAM_INON_CHBL		(PAGE_SIZE_4MB | CPLB_USER_RD | CPLB_VALID)

/*Use the menuconfig cache policy here - CONFIG_BLKFIN_WT/CONFIG_BLKFIN_WB*/

#define ANOMALY_05000158		0x200
#ifdef CONFIG_BLKFIN_WB 	/*Write Back Policy */
	#define SDRAM_DGENERIC  	(PAGE_SIZE_4MB | CPLB_L1_CHBL | CPLB_DIRTY | CPLB_SUPV_WR | CPLB_USER_WR | CPLB_USER_RD | CPLB_VALID | ANOMALY_05000158)
	#define SDRAM_DNON_CHBL         (PAGE_SIZE_4MB | CPLB_DIRTY | CPLB_SUPV_WR | CPLB_USER_RD | CPLB_USER_WR | CPLB_VALID | ANOMALY_05000158)
	#define SDRAM_DKERNEL 		(PAGE_SIZE_4MB | CPLB_L1_CHBL | CPLB_USER_RD | CPLB_USER_WR | CPLB_DIRTY | CPLB_SUPV_WR | CPLB_VALID | CPLB_LOCK | ANOMALY_05000158)
	#define L1_DMEMORY		(PAGE_SIZE_4KB | CPLB_L1_CHBL | CPLB_DIRTY | CPLB_SUPV_WR | CPLB_USER_WR | CPLB_USER_RD | CPLB_VALID | ANOMALY_05000158)
	#define SDRAM_EBIU		(PAGE_SIZE_1MB | CPLB_DIRTY | CPLB_USER_RD | CPLB_USER_WR | CPLB_SUPV_WR | CPLB_VALID | ANOMALY_05000158)

#else  /*Write Through*/
	#define SDRAM_DGENERIC 		(PAGE_SIZE_4MB | CPLB_L1_CHBL | CPLB_WT | CPLB_L1_AOW | CPLB_SUPV_WR | CPLB_USER_RD | CPLB_USER_WR | CPLB_VALID | ANOMALY_05000158)
	#define SDRAM_DNON_CHBL         (PAGE_SIZE_4MB | CPLB_WT | CPLB_L1_AOW | CPLB_SUPV_WR | CPLB_USER_WR | CPLB_USER_RD | CPLB_VALID | ANOMALY_05000158)
	#define SDRAM_DKERNEL 		(PAGE_SIZE_4MB | CPLB_L1_CHBL | CPLB_WT | CPLB_L1_AOW | CPLB_USER_RD | CPLB_SUPV_WR | CPLB_USER_WR | CPLB_VALID | CPLB_LOCK | ANOMALY_05000158)
	#define L1_DMEMORY		(PAGE_SIZE_4KB | CPLB_L1_CHBL | CPLB_L1_AOW | CPLB_WT | CPLB_SUPV_WR | CPLB_USER_WR | CPLB_VALID | ANOMALY_05000158)
	#define SDRAM_EBIU		(PAGE_SIZE_1MB | CPLB_WT | CPLB_L1_AOW | CPLB_USER_RD | CPLB_USER_WR | CPLB_SUPV_WR | CPLB_VALID | ANOMALY_05000158)
#endif

.global icplb_table
icplb_table:
.byte4 0xFFA00000;
.byte4 (L1_IMEMORY);
.byte4 0x00000000;
.byte4 (SDRAM_IKERNEL);			/*SDRAM_Page1*/
.byte4 0x00400000;
.byte4 (SDRAM_IKERNEL);		/*SDRAM_Page1*/
.byte4 0x07C00000;
.byte4 (SDRAM_IKERNEL);		/*SDRAM_Page14*/
.byte4 0x00800000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page2*/
.byte4 0x00C00000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page2*/
.byte4 0x01000000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page4*/
.byte4 0x01400000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page5*/
.byte4 0x01800000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page6*/
.byte4 0x01C00000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page7*/
#ifndef CONFIG_EZKIT			/*STAMP Memory regions*/
.byte4 0x02000000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page8*/
.byte4 0x02400000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page9*/
.byte4 0x02800000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page10*/
.byte4 0x02C00000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page11*/
.byte4 0x03000000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page12*/
.byte4 0x03400000;
.byte4 (SDRAM_IGENERIC);		/*SDRAM_Page13*/
#endif
.byte4 0xffffffff;			/* end of section - termination*/

.align 4;
.global ipdt_table
ipdt_table:
#ifdef CONFIG_CPLB_INFO
.byte4 0x00000000;
.byte4 (SDRAM_IKERNEL);               /*SDRAM_Page0*/
.byte4 0x00400000;
.byte4 (SDRAM_IKERNEL);               /*SDRAM_Page1*/
#endif
.byte4 0x00800000;
.byte4 (SDRAM_IGENERIC);              /*SDRAM_Page2*/
.byte4 0x00C00000;
.byte4 (SDRAM_IGENERIC);              /*SDRAM_Page3*/
.byte4 0x01000000;
.byte4 (SDRAM_IGENERIC);              /*SDRAM_Page4*/
.byte4 0x01400000;
.byte4 (SDRAM_IGENERIC);              /*SDRAM_Page5*/
.byte4 0x01800000;
.byte4 (SDRAM_IGENERIC);              /*SDRAM_Page6*/
.byte4 0x01C00000;
.byte4 (SDRAM_IGENERIC);              /*SDRAM_Page7*/
#ifndef CONFIG_EZKIT                  /*STAMP Memory regions*/
.byte4  0x02000000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page8*/
.byte4  0x02400000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page9*/
.byte4  0x02800000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page10*/
.byte4  0x02C00000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page11*/
.byte4  0x03000000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page12*/
.byte4  0x03400000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page13*/
.byte4  0x03800000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page14*/
.byte4  0x03C00000;
.byte4  (SDRAM_IGENERIC);              /*SDRAM_Page15*/
#endif
.byte4  0x20200000;
.byte4  (SDRAM_EBIU);      /* Async Memory Bank 2 (Secnd)*/
.byte4  0x20100000;
.byte4  (SDRAM_EBIU);      /* Async Memory Bank 1 (Prim B)*/
.byte4  0x20000000;
.byte4  (SDRAM_EBIU);      /* Async Memory Bank 0 (Prim A)*/
.byte4  0x20300000;             /*Fix for Network*/
.byte4  (SDRAM_EBIU);    /*Async Memory bank 3*/

#ifdef CONFIG_STAMP
.byte4        0x04000000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x04400000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x04800000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x04C00000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x05000000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x05400000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x05800000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x05C00000;
.byte4  (SDRAM_IGENERIC);
.byte4        0x06000000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page25*/
.byte4        0x06400000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page26*/
.byte4        0x06800000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page27*/
.byte4        0x06C00000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page28*/
.byte4        0x07000000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page29*/
.byte4        0x07400000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page30*/
.byte4        0x07800000;
.byte4  (SDRAM_IGENERIC);       /*SDRAM_Page31*/
#ifdef CONFIG_CPLB_INFO
.byte4        0x07C00000;
.byte4  (SDRAM_IKERNEL);        /*SDRAM_Page32*/
#endif
#endif
.byte4 0xffffffff;                    /* end of section - termination*/

/*********************************************************************
 *			DCPLB TABLE
 ********************************************************************/

.global dcplb_table
dcplb_table:
.byte4	0x00000000;
.byte4	(SDRAM_DKERNEL);	/*SDRAM_Page1*/
.byte4	0x00400000;
.byte4	(SDRAM_DKERNEL);	/*SDRAM_Page1*/
.byte4	0x07C00000;
.byte4	(SDRAM_DKERNEL);	/*SDRAM_Page15*/
.byte4	0x00800000;
.byte4 	(SDRAM_DGENERIC);	/*SDRAM_Page2*/
.byte4 	0x00C00000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page3*/
.byte4	0x01000000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page4*/
.byte4	0x01400000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page5*/
.byte4	0x01800000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page6*/
.byte4	0x01C00000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page7*/
#ifndef CONFIG_EZKIT
.byte4	0x02000000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page8*/
.byte4	0x02400000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page9*/
.byte4	0x02800000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page10*/
.byte4	0x02C00000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page11*/
.byte4	0x03000000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page12*/
.byte4	0x03400000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page13*/
.byte4	0x03800000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page14*/
#endif
.byte4	0xffffffff;		/*end of section - termination*/

/**********************************************************************
 *		PAGE DESCRIPTOR TABLE
 *
 **********************************************************************/

/* Till here we are discussing about the static memory management model.
 * However, the operating envoronments commonly define more CPLB
 * descriptors to cover the entire addressable memory than will fit into
 * the available on-chip 16 CPLB MMRs. When this happens, the below table
 * will be used which will hold all the potentially required CPLB descriptors
 *
 * This is how Page descriptor Table is implemented in uClinux/Blackfin.
 */
.global dpdt_table
dpdt_table:
#ifdef CONFIG_CPLB_INFO
.byte4        0x00000000;
.byte4        (SDRAM_DKERNEL);        /*SDRAM_Page0*/
.byte4        0x00400000;
.byte4        (SDRAM_DKERNEL);        /*SDRAM_Page1*/
#endif
.byte4        0x00800000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page2*/
.byte4        0x00C00000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page3*/
.byte4        0x01000000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page4*/
.byte4        0x01400000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page5*/
.byte4        0x01800000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page6*/
.byte4        0x01C00000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page7*/

#ifndef CONFIG_EZKIT
.byte4        0x02000000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page8*/
.byte4        0x02400000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page9*/
.byte4        0x02800000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page10*/
.byte4        0x02C00000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page11*/
.byte4        0x03000000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page12*/
.byte4        0x03400000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page13*/
.byte4        0x03800000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page14*/
.byte4        0x03C00000;
.byte4        (SDRAM_DGENERIC);       /*SDRAM_Page15*/
#endif
.byte4	0x20200000;
.byte4	(SDRAM_EBIU);	/* Async Memory Bank 2 (Secnd)*/
.byte4	0x20100000;
.byte4	(SDRAM_EBIU);	/* Async Memory Bank 1 (Prim B)*/
.byte4	0x20000000;
.byte4	(SDRAM_EBIU);	/* Async Memory Bank 0 (Prim A)*/
.byte4	0x20300000;		/*Fix for Network*/
.byte4  (SDRAM_EBIU);	/*Async Memory bank 3*/

#ifdef CONFIG_STAMP
.byte4	0x04000000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x04400000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x04800000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x04C00000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x05000000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x05400000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x05800000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x05C00000;
.byte4  (SDRAM_DGENERIC);
.byte4	0x06000000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page25*/
.byte4	0x06400000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page26*/
.byte4	0x06800000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page27*/
.byte4	0x06C00000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page28*/
.byte4	0x07000000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page29*/
.byte4	0x07400000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page30*/
.byte4	0x07800000;
.byte4	(SDRAM_DGENERIC);	/*SDRAM_Page31*/
#ifdef CONFIG_CPLB_INFO
.byte4	0x07C00000;
.byte4	(SDRAM_DKERNEL);	/*SDRAM_Page32*/
#endif
#endif

.byte4  0xFF900000;
.byte4  (L1_DMEMORY);
.byte4  0xFF901000;
.byte4  (L1_DMEMORY);
.byte4  0xFF902000;
.byte4  (L1_DMEMORY);
.byte4  0xFF903000;
.byte4  (L1_DMEMORY);
.byte4  0xFF904000;
.byte4  (L1_DMEMORY);
.byte4  0xFF905000;
.byte4  (L1_DMEMORY);
.byte4  0xFF906000;
.byte4  (L1_DMEMORY);
.byte4  0xFF907000;
.byte4  (L1_DMEMORY);
.byte4  0xFF800000;
.byte4  (L1_DMEMORY);
.byte4  0xFF801000;
.byte4  (L1_DMEMORY);
.byte4  0xFF802000;
.byte4  (L1_DMEMORY);
.byte4  0xFF803000;
.byte4  (L1_DMEMORY);

.byte4	0xffffffff;		/*end of section - termination*/

#ifdef CONFIG_CPLB_INFO
.global ipdt_swapcount_table;	/* swapin count first, then swapout count*/
ipdt_swapcount_table:
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 10 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 20 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 30 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 40 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 50 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 60 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 70 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 80 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 90 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 100 */

.global dpdt_swapcount_table;	/* swapin count first, then swapout count*/
dpdt_swapcount_table:
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 10 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 20 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 30 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 40 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 50 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 60 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 70 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 80 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 80 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 100 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 110 */
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;
.byte4        0x00000000;	/* 120 */

#endif

#endif	/*__ARCH_BFINNOMMU_CPLBTAB_H*/